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您好,在《申威众核处理器性能工具接口手册》中,我想请问为什么没有主核一级数据cache脱靶次数呢?我想测试一下修改完代码的命中率。
@大笨象 可能因为L1 Cache的命中率相对而言不是一个特别严重的问题...
我发现了... 主核 DCache Miss 次数统计工具 主核指令 Cache 读访问脱靶次数统计工具 我怀疑就是你要的. 因为只有L1才分DCache和ICache, L2就不分指令和数据了.
主核 DCache Miss 次数统计工具
主核指令 Cache 读访问脱靶次数统计工具